Оффер в YADRO для RTL- и UVM-инженеров за 3 дня
в YADRO, 9–22 февраля
Что такое SPRINT OFFER от YADRO
Это ускоренный процесс найма, при котором кандидат проходит все этапы отбора и получает оффер всего за 3 дня!
Нанимаем в команду Semiconductors
Команда занимается fabless-разработкой микропроцессоров на базе открытой архитектуры RISC-V для использования в составе серверных, телекоммуникационных и сетевых продуктов, а также систем хранения данных, клиентских и других устройств.
Инженеры охватывают полный цикл проектирования передовых систем на кристалле: от разработки собственного процессорного IP до поставки процессоров с сопутствующим программным обеспечением в составе продуктового решения. Также специалисты занимаются написанием системного софта для RISC-V-чипов: компиляторов, симуляторов, операционных систем и бенчмарок.
Что ожидаем от кандидатов
UVM Verification Engineer
Опыт UVM-верификации от 2 лет.
Технологии: Verilog/SystemVerilog, опыт работы с RTL-симуляторами, Linux, UVM, AMBA-интерфейсы, Python/Tcl.
RTL Design Engineer
Опыт разработки RTL или функциональных модулей для ASIC от 2 лет.
Технологии: Verilog/SystemVerilog, Linux, AMBA-интерфейсы, UART, I2C, I3C, Make, Python.
Как пройдет мероприятие
Направления, которым вы нужны
Wireless Systems & IP
Команда занимается полным циклом разработки модемных решений для современных стандартов связи: сотовых, спутниковых и других. Специалисты определяют дорожные карты продуктов, создают архитектуры, а также разрабатывают и внедряют системы связи на собственных СнК. Кроме того, инженеры моделируют работу устройств, изучают перспективные технологии и развивают экспертизу в области мировых стандартов.
IP Dev
Инженеры проектируют и верифицируют архитектурные решения для процессорных ядер на основе RISC-V, подсистем памяти, криптографических модулей и межсоединений на кристалле. Специалисты также разрабатывают собственные инструменты верификации (VIP), которые служат для проверки работоспособности решений, оценки их производительности и использования в будущих проектах.
SoC
Команда проектирует, интегрирует и поставляет системы-на-кристалле на базе RISC-V. Инженеры ведут весь цикл ASIC-дизайна, который включает в себя создание архитектуры будущего чипа и необходимых IP-блоков, интеграцию и проверку проекта, прототипирование на FPGA. А также разработку драйверов и встроенного ПО, интеграцию тестовых DFT-структур, физическую имплементацию, разработку корпуса и post-silicon-тестирование микросхем.
UVM Verification Engineer
Junior / Middle / Senior
Основные задачи
- Разработка и реализация верификационных планов.
- Разработка, интеграция и поддержка автоматизированных тестовых окружений на UVM для IP/SoC.
- Подключение, конфигурация и использование готовых VIP для стандартных интерфейсов.
- Создание тестовых сценариев, тестов и системных стимулов для функционального тестирования.
- Написание SVA и функционального покрытия, анализ результатов.
- Интеграция модульных сред на системный уровень, постановка и поддержка регрессионного тестирования.
- Локализация и анализ ошибок на всех уровнях (от блока до системы) в сотрудничестве с командами разработки.
- Взаимодействие с архитекторами, RTL-инженерами и программистами для обеспечения качества продукта.
Ожидания от будущего члена команды
- Опыт работы в области верификации цифровых схем или разработки RTL, включая академический опыт.
- Хорошее знание Verilog/SystemVerilog и практический опыт построения тестовых окружений.
- Опыт работы с RTL-симуляторами (VCS, Xcelium, QuestaSim).
- Навыки написания и отладки скриптов для автоматизации задач (Python/Perl/TCL/Shell).
- Опыт работы в Linux-окружении и с системами контроля версий (Git).
- Понимание основ цифровой схемотехники и принципов функциональной верификации.
- Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы.
Будет плюсом
- Опыт работы с высокоскоростными интерфейсами (1G Ethernet, PCIe, SATA, USB, DDR3) и/или VIP для них.
- Использование формальной верификации.
- Умение работать с FPGA Xilinx.
- Знание языков программирования С/С++ или ASM.
- Опыт работы с DPI.
- Знания в области цифровой обработки сигналов (DSP).
- Базовые знания о современных AMBA-интерфейсах (AXI4/5, AHB, AXI-Lite, AXI-Stream).
- Понимание пирамиды тестирования, стратегии покрытия.
- Базовые знания о PyUVM и cocotb.
- Опыт работы с Jira и Confluence.
RTL Design Engineer
Junior / Middle / Senior
Основные задачи
- Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.
Ожидания от будущего члена команды
- Опыт разработки RTL от 2 лет.
- Знание Verilog/SystemVerilog.
- Опыт использования RTL-симулятора от 2 лет (any vendor).
- Опыт использования Linux.
- Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы.
- Опыт работы с системами контроля версий.
- Знание современных интерфейсов (AXI, PAB, AHB).
- Понимание принципов работы с интерфейсами периферии (SPI, UART, I2C, I3C).
Будет плюсом
- Базовые навыки работы с make и скриптовыми языками (Perl/Python/TCL/Shell).
- Опыт программирования на C/ASM.
- Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением.
- Опыт разработки блоков помехоустойчивого кодирования.
- Знание стандартов LTE/5G L1.
- Опыт разработки и имплементации алгоритмов ЦОС.
- Опыт использования Python или Matlab/Simulink.
- Понимание методов верификации.
Формат работы
Большинство команд — распределённые, поэтому вы можете работать как удалённо, так и в офисах городов присутствия.
У нас есть офисы в Санкт-Петербурге, Москве, Нижнем Новгороде, Екатеринбурге и Минске. Трудовой договор с сотрудниками мы заключаем по ТК РФ / ТК РБ.
Уникальная команда специалистов
Возможность работать с профессионалами международного уровня.
Наши специалисты создают уникальные для российского рынка технические продукты, пишут статьи, участвуют в конференциях и представляют собственные разработки.
Возможность влиять на продукт
Личное участие в становлении процессов и продуктов, возможность увидеть результат своей работы, ценность экспертизы сотрудника.
Культура инженерного эксперимента
Новаторский подход к работе и переосмысление роли инженера в современном мире.
Сообщество специалистов, применяющих экспериментальные методы на стыке IT и инженерии для разработки инноваций, опережающих время.
Обучение и развитие
Учебный портал с курсами и лекциями от экспертов, английский, участие в топовых конференциях.
Забота о сотрудниках
Консультации юристов, психологов, экспертов по ЗОЖ и управлению финансами, ДМС с первых дней работы.
Возможность удалённой работы
Гибкий график и возможность работать из удобного места.
О компании YADRO
YADRO — российская технологическая компания, основанная в 2014 году. Мы создаём, производим и поддерживаем линейки серверов, систем хранения данных и коммутаторы для ЦОДов различных ИТ-компаний, банков, ритейлеров, предприятий сферы образования, энергетики и транспорта.
Кроме того, мы разрабатываем микропроцессоры на базе открытой архитектуры RISC-V, внедряем технологии на базе искусственного интеллекта в продукты YADRO, строим собственную базовую станцию и создаём операционную систему для персональных устройств KVADRA.
Сегодня команда насчитывает несколько тысяч сотрудников, большая часть из которых — инженеры. Нас объединяет стремление создавать лучшие технические решения и оставить свой след в истории.